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龙图腾网获悉上海晟联科半导体有限公司申请的专利基于多相时钟的跨时钟域同步电路及方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN121070852B 。

龙图腾网通过国家知识产权局官网在2026-04-14发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202511621130.1，技术领域涉及：G06F13/40；该发明授权基于多相时钟的跨时钟域同步电路及方法是由邱瑞恒;程子川设计研发完成，并于2025-11-07向国家知识产权局提交的专利申请。

本基于多相时钟的跨时钟域同步电路及方法在说明书摘要公布了：本发明涉及集成电路技术领域，提出一种基于多相时钟的跨时钟域同步电路及方法，其中的电路包括选择器、异步时钟同步模块和数字信号处理器；其中，待传输的串行数据和低频时钟输入所述选择器中，所述选择器用于根据所述串行数据和所述低频时钟，输出对应的RX并行数据至所述异步时钟同步模块；所述异步时钟同步模块用于根据输入的所述RX并行数据、所述数字信号处理器的时钟和所述低频时钟，输出对应的对齐数据至所述数字信号处理器；所述异步时钟同步模块用于将所述RX并行数据与所述数字信号处理器的时钟进行相位对齐；所述数字信号处理器用于对所述对齐数据进行数据处理。本发明能够实现低延迟跨时钟域数据的稳定传输。

本发明授权基于多相时钟的跨时钟域同步电路及方法在权利要求书中公布了：1.一种基于多相时钟的跨时钟域同步电路，其特征在于，包括选择器、异步时钟同步模块和数字信号处理器；其中， 待传输的串行数据和低频时钟输入所述选择器中，所述选择器用于根据所述串行数据和所述低频时钟，输出对应的RX并行数据至所述异步时钟同步模块； 所述异步时钟同步模块用于根据输入的所述RX并行数据、所述数字信号处理器的时钟和所述低频时钟，输出对应的对齐数据至所述数字信号处理器； 所述异步时钟同步模块用于将所述RX并行数据与所述数字信号处理器的时钟进行相位对齐； 所述数字信号处理器用于对所述对齐数据进行数据处理； 所述异步时钟同步模块包括：第一触发器阵列、第二触发器阵列、第三触发器阵列、延时器阵列、第一选择器阵列、第二选择器和逻辑门； 所述延时器阵列与所述第二触发器阵列连接； 所述第一触发器阵列和所述第二触发器阵列分别与所述第一选择器阵列的输入端连接； 所述第一选择器阵列的输出端与所述逻辑门连接； 所述逻辑门的输出端与所述第二选择器连接； 所述第二选择器与所述第三触发器阵列连接，通过所述第三触发器阵列输出所述对齐数据。

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