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龙图腾网获悉南京理工大学申请的专利一种具有高谐波抑制比的电流复用移相混频器获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115425929B 。

龙图腾网通过国家知识产权局官网在2026-05-05发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211077800.4，技术领域涉及：H03D7/14；该发明授权一种具有高谐波抑制比的电流复用移相混频器是由黄同德;曹瀚璋;胡淳;吴文设计研发完成，并于2022-09-05向国家知识产权局提交的专利申请。

本一种具有高谐波抑制比的电流复用移相混频器在说明书摘要公布了：本发明公开了一种具有高谐波抑制比的电流复用移相混频器，射频输入信号RFIN经过正交发生单元产生I、Q两组差分信号，分别进入I路高谐波抑制比移相混频单元和Q路高谐波抑制比移相混频单元，与本振信号中的差分本振信号、时序控制单元的控制信号进行混频并实现移相，产生I、Q两路差分中频信号；I路差分中频信号中的正端与Q路差分中频信号中的正端输入进同一负载，产生中频正输出信号；I路差分中频信号中的负端与Q路差分中频信号中的负端输入进同一负载，产生中频负输出信号；中频正输出信号和中频负输出信号共同组成中频差分输出信号。本发明结构简单紧凑，提高了系统的移相精度的同时可以实现混频，降低了系统的功耗。

本发明授权一种具有高谐波抑制比的电流复用移相混频器在权利要求书中公布了：1.一种具有高谐波抑制比的电流复用移相混频器，其特征在于，包括正交发生单元、I路高谐波抑制比移相混频单元、Q路高谐波抑制比移相混频单元、时序控制单元，射频信号RFIN与正交发生单元的输入端连接，正交发生单元产生的四个输出IRF+、IRF-、QRF+、QRF-，其中IRF+、IRF-与I路高谐波抑制比移相混频单元的射频信号输入端相连、QRF+、QRF-与Q路高谐波抑制比移相混频单元的射频信号输入端相连；外部输入的本振差分正交信号为ILO+、ILO-、QLO+、QLO-，其中ILO+、ILO-与I路高谐波抑制比移相混频单元的本振信号输入端相连，QLO+、QLO-与Q路高谐波抑制比移相混频单元的本振信号输入端相连；I路高谐波抑制比移相混频单元、Q路高谐波抑制比移相混频单元分别具有两个输出端，产生IIF+、IIF-与QIF+、QIF-信号，其中IIF+与QIF+与同一负载相连实现矢量合成，IIF-与QIF-与同一负载相连实现矢量合成，最后产生IF+与IF-的一对差分输出信号； 射频输入信号RFIN经过正交发生单元产生I、Q两组差分信号，I路差分信号进入I路高谐波抑制比移相混频单元，与本振信号中的I路差分本振信号、时序控制单元的控制信号进行混频并实现移相，产生I路差分中频信号；Q路差分信号进入Q路高谐波抑制比移相混频单元，与本振信号中的Q路差分本振信号、时序控制单元的控制信号进行混频并实现移相，产生Q路差分中频信号；I路差分中频信号中的正端与Q路差分中频信号中的正端输入进同一负载，产生中频正输出信号；I路差分中频信号中的负端与Q路差分中频信号中的负端输入进同一负载，产生中频负输出信号；中频正输出信号和中频负输出信号共同组成中频差分输出信号； 其中： 所述时序控制单元包括FPGA，FPGA输出的控制信号包括IVbit1、IVbit2、IVbit3、IVbit4、IVbit5、IVbit6、QVbit1、QVbit2、QVbit3、QVbit4、QVbit5、QVbit6，其均为时序控制信号，周期均为Tp；其中IVbit1-IVbit6控制I路高谐波抑制比移相混频单元，实现I路高谐波抑制比移相混频单元的相位控制功能；其中QVbit1-QVbit6控制Q路高谐波抑制比移相混频单元，实现Q路高谐波抑制比移相混频单元的相位控制功能； I路高谐波抑制比移相混频单元由NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、NMOS管M5、NMOS管M6、NMOS管M7、NMOS管M8、NMOS管M9、NMOS管M10、NMOS管M11、NMOS管M12、NMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16、尾电流源ISS1、尾电流源ISS2、尾电流源ISS3组成，正交发生单元的信号IRF+输出端与NMOS管M1、NMOS管M4、NMOS管M5、NMOS管M8、NMOS管M9、NMOS管M12的栅极相连；正交发生单元的信号IRF-输出端与NMOS管M2、NMOS管M3、NMOS管M6、NMOS管M7、NMOS管M10、NMOS管M11的栅极相连；NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4的漏极与尾电流源ISS1相连；NMOS管M5、NMOS管M6、NMOS管M7、NMOS管M8的漏极与尾电流源ISS2相连；NMOS管M9、NMOS管M10、NMOS管M11、NMOS管M12的漏极与尾电流源ISS3相连；NMOS管M1、NMOS管M2的体端与时序控制单元产生的控制位IVbit1相连；NMOS管M3、NMOS管M4的体端与时序控制单元产生的控制位IVbit2相连；NMOS管M5、NMOS管M6的体端与时序控制单元产生的控制位IVbit3相连；NMOS管M7、NMOS管M8的体端与时序控制单元产生的控制位IVbit4相连；NMOS管M9、NMOS管M10的体端与时序控制单元产生的控制位IVbit5相连；NMOS管M11、NMOS管M12的体端与时序控制单元产生的控制位IVbit6相连；NMOS管M1、NMOS管M3、NMOS管M5、NMOS管M7、NMOS管M9、NMOS管M11的漏极与NMOS管M13、NMOS管M14的源极相连；NMOS管M2、NMOS管M4、NMOS管M6、NMOS管M8、NMOS管M10、NMOS管M12的漏极与NMOS管M15、NMOS管M16的源极相连；外部输入的本振信号中ILO+与NMOS管M13、NMOS管M16的栅极相连；本振信号ILO-与NMOS管M14、NMOS管M15的栅极相连；NMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16的体端与地相连；NMOS管M13与NMOS管M15的漏极相连；NMOS管M14与NMOS管M16的漏极相连； Q路高谐波抑制比移相混频单元由NMOS管M17、NMOS管M18、NMOS管M19、NMOS管M20、NMOS管M21、NMOS管M22、NMOS管M23、NMOS管M24、NMOS管M25、NMOS管M26、NMOS管M27、NMOS管M28、NMOS管M29、NMOS管M30、NMOS管M31、NMOS管M32、尾电流源ISS4、尾电流源ISS5、尾电流源ISS6组成，正交发生单元的信号QRF+输出端与NMOS管M17、NMOS管M20、NMOS管M21、NMOS管M24、NMOS管M25、NMOS管M28的栅极相连；正交发生单元的信号QRF-输出端与NMOS管M18、NMOS管M19、NMOS管M22、NMOS管M23、NMOS管M26、NMOS管M27的栅极相连；NMOS管M17、NMOS管M18、NMOS管M19、NMOS管M20的漏极与尾电流源ISS4相连；NMOS管M21、NMOS管M22、NMOS管M23、NMOS管M24的漏极与尾电流源ISS5相连；NMOS管M25、NMOS管M26、NMOS管M27、NMOS管M28的漏极与尾电流源ISS6相连；NMOS管M17、NMOS管M18的体端与时序控制单元产生的控制位QVbit1相连；NMOS管M19、NMOS管M20的体端与时序控制单元产生的控制位QVbit2相连；NMOS管M21、NMOS管M22的体端与时序控制单元产生的控制位QVbit3相连；NMOS管M23、NMOS管M24的体端与时序控制单元产生的控制位QVbit4相连；NMOS管M25、NMOS管M26的体端与时序控制单元产生的控制位QVbit5相连；NMOS管M27、NMOS管M28的体端相连与时序控制单元产生的控制位QVbit6相连；NMOS管M17、NMOS管M19、NMOS管M21、NMOS管M23、NMOS管M25、NMOS管M27的漏极与NMOS管M29、NMOS管M30的源极相连；NMOS管M17、NMOS管M20、NMOS管M22、NMOS管M24、NMOS管M26、NMOS管M28的漏极与NMOS管M31、NMOS管M32的源极相连；外部输入的本振信号QLO+与NMOS管M29、NMOS管M32的栅极相连；本振信号QLO-输入端与NMOS管M30、NMOS管M31的栅极相连；NMOS管M29、NMOS管M30、NMOS管M31、NMOS管M32的体端与地相连；NMOS管M29与NMOS管M31的漏极相连；NMOS管M30与NMOS管M32的漏极相连。

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